实现高密度正面和背面晶圆连接的途径

晶圆到晶圆混合键合和背面技术的进步将CMOS 2.0从概念变为现实，为计算系统扩展提供了更多选择。

在VLSI 2025 上，imec 研究人员展示了将晶圆间混合键合路线图扩展到250 nm 互连间距的可行性。他们还通过制造120 nm 间距的极小的贯穿介电通孔，在晶圆背面显示出高度致密的连接。在晶圆两侧建立如此高密度连接的能力为开发基于CMOS 2.0 的计算系统架构提供了一个里程碑，该架构依赖于片上系统内功能层的堆叠。基于CMOS 2.0 的系统还将利用包括供电网络（BSPDN）在内的后端互连，其优势可能首次在交换域设计中得到证明——与移动用例相关。

1 CMOS 2.0：CMOS缩放的新轨迹

2024 年，imec 引入了CMOS 2.0 作为一种新的扩展范式，以应对与应用多样化相关的日益多样化的计算需求[1，2，3]。在CMOS 2.0 中，片上系统（SoC）在系统技术协同优化（STCO）的指导下被划分为不同的功能层（或层）。每个功能层都是使用最接近功能约束的技术选项构建的。

先进的3D 互连技术重新连接了SoC 的异构层。这让人想起已经进入商业计算产品的演变：想想SRAM芯片在处理器之上的3D 堆叠。但CMOS 2.0 方法的标志在于异构性被引入SoC 本身。根据应用的需求，CMOS 2.0 设想甚至可以将SoC 的逻辑部分拆分为高驱动逻辑层（针对带宽和性能进行优化）和高密度逻辑层（针对逻辑密度和性能/ 瓦特进行优化）。高密度层可以使用最先进的技术制造，包括规模最大的晶体管架构。

另一个关键特征是背面供电网络（BSPDN）：部分有源器件由晶圆的背面供电，而不是通过传统的前端供电方案。因此，在该层的正面可以实现极端的后端（BEOL）间距图案化，而不受电源压降的限制。

基本上，在这种方法中，我们在非常薄的前端线（FEOL）有源器件层中修改了器件晶圆，在一侧（原始的“前端”）有一个密集的后端线（BEOL）信号路由层堆栈，在另一侧（原来的“背面”，但现在是新的前端）电源和外部I/O 连接。还可以堆叠多个这种薄器件层，每侧都有密集的互连。每一层可以集成不同类型的设备，例如逻辑、存储器、静电放电（ESD）保护设备、稳压电路……我们将这种器件层的密集3D 堆叠称为CMOS 2.0。

通过这种系统扩展方法，芯片设计和制造摆脱了通用CMOS 技术平台，该平台已经为半导体行业服务了数十年，但难以充分满足不断增长和多样化的计算需求。这种方法有助于解决计算系统扩展瓶颈，为半导体生态系统中的每个参与者（包括系统和无晶圆厂公司）带来价值。

图2 高密度面对面混合连接和背面高密度连接网络的示意图（如2025 VLSI [4]所示）。（PADT =顶垫;PADB = 底垫;TDV =介电通孔

2   3D互连和背面技术：CMOS 2.0的基础

CMOS 2.0依赖于过去的所有半导体创新，包括逻辑器件缩放、存储器密度缩放、高级光刻、3D 集成和BSPDN 技术。但由于最近在3D 互连和背面技术方面的突破，这个概念现在才能成为现实。例如，晶圆到晶圆混合键合开始提供亚微米互连间距连接。因此，它可以提供与BEOL 最后金属层相匹配的互连密度——这是通过混合键合连接实现逻辑对逻辑或逻辑对存储器层堆叠的关键。随着直接访问晶体管端子的实现，背面供电技术有望发展到更精细的粒度水平。虽然此功能最初针对电源连接，但为细粒度信号连接也迁移到背面提供了可能性。这样，任何设备技术层都将挂在2 个独立的互连堆栈之间。

细间距键合和细粒度背面处理（图2）的结合是实现图1 所示CMOS 2.0 愿景的基础。

在2025 年VLSI 大会上，imec 报告了晶圆间混合键合和背面过孔方面的进展，这两项3D 集成技术是CMOS 2.0 实现的基础[4]。这些技术为围绕CMOS 2.0 愿景设计新的系统架构奠定了基础——由STCO指导——BSPDN 将在其中发挥核心作用。同样在2025 VLSI 上，imec 研究人员强调了此类BSPDN 可以为高级系统架构带来的功率- 性能- 面积- 成本（PPAC）优势[5]。

图3 Imec 的3D 互连技术扩展路线图，显示了不同互连密度所需的不同技术。（BGA=球栅阵列;CSP=芯片级封装;W2W = 晶圆到晶圆;Mx、My 和MR 代表BEOL 互连层次结构）

3   晶圆间距250nm的晶圆间混合键合：路线图视图

多年来，已经开发出各种各样的3D 互连技术，涵盖广泛的互连间距并满足不同的应用需求。在所有这些技术中，晶圆到晶圆混合键合最适合在CMOS 2.0 环境中提供存储器/ 逻辑层堆叠所需的3D 互连间距和密度。晶圆到晶圆键合铜焊盘提供从一层到另一层的短而直接的低电阻连接。在缩放间距下，晶圆级连接可以提供高带宽密度，并在信号传输过程中降低每比特能量。

4   经典的晶圆到晶圆混合键合工艺流程

经典的混合键合工艺（图4）从两个完全处理的300 毫米晶圆开始，具有完整的前端生产线（FEOL）和BEOL（另见图2）。流程的第一部分类似于片上BEOL大马士革工艺，其中小腔体被蚀刻到键合电介质中——主要使用SiO2。空腔中充满了阻隔金属、种子和铜。接下来是化学机械抛光（CMP）步骤，针对高晶圆均匀性进行了优化，以产生极其平坦的介电表面，同时为铜焊盘实现受控的几纳米凹槽。精确对准后，通过使晶片在晶片中心接触，在室温下进行两个晶片的实际键合。抛光的晶圆表面附着力导致晶圆间的强烈吸引力，从而产生键合波，缩小从中心到边缘的晶圆间隙。在此室温键合步骤之后，晶圆在较高温度下退火，以获得永久的介电- 介电和Cu-Cu 键合。

图5 250nm六边形焊盘网格上菊花链（具有尺寸不等的粘合顶部（PADT）和底部（PADB）焊盘）的TEM（如VLSI 2025 [4]上展示）

5   可靠的400nm间距晶圆到晶圆连接

在IEDM 2023上，imec展示了高良率的可靠400nm间距晶圆间距连接，与工业晶圆键合工艺中使用的1μm间距连接相比，有了显着改进[6]。互连间距的飞跃得益于多项工艺流程改进，包括增强对晶圆表面拓扑结构的控制以及使用SiCN作为键合电介质。研究发现，SiCN比传统SiO2具有更好的粘合强度和可扩展性。

6   将混合晶圆间键合路线图推向200nm间距

每当我们在系统层次结构中深入时，最终将逻辑部分拆分为专门的逻辑层，都需要低于400 nm 的键合间距，从而推动晶圆到晶圆混合键合路线图朝着200 nm间距迈进。但随着间距的不断扩大，对两个铜焊盘之间键合覆盖的要求也在不断扩大。一般来说，键合工艺的叠加精度对应于间距的四分之一，对于200 nm 间距键合工艺，叠加层小至50 nm。在300 毫米晶圆尺上实现如此高水平的精度是当今实现更高互连密度的最大挑战。

为了继续制定路线图，imec 研究人员致力于更基本地了解键合过程以及干扰高水平叠加精度的因素。众所周知，在键合过程中，两个晶圆很容易变形和变形，阻碍了铜焊盘之间的精确叠加。该团队通过模拟发现，两片晶圆粘附时产生的键合波不会均匀传播——这种现象被认为是晶圆变形的基础。这些见解可以帮助构建模型，使我们能够预测晶圆的变形程度，并最终微调键合配方。

这些知识还有助于以另一种方式提高叠加精度：设计人员可以在实际晶圆键合之前在图案设计中移动铜焊盘。这些预键合光刻校正使imec 能够使用当今最先进的键合机工具，以300 nm 间距实现晶圆间距的晶圆间混合键合，95% 的芯片的叠加误差小于25 nm。

在VLSI 2025 [4]上，imec研究人员展示了进一步将晶圆到晶圆混合键合路线图扩展到前所未有的250 nm 间距的可行性。然而，为了在整个300 毫米晶圆上以行业相关良率实现所需的叠加精度，需要下一代键合设备。Imec 继续与其工具供应商生态系统合作，实现这一雄心勃勃的目标。

7   使用纳米硅通孔连接该层的正面和背面金属

在CMOS 2.0 实施中，层的堆叠将比当今的工业混合键合情况复杂得多。不是两层，而是多层将堆叠在一起。大多数层的两侧（正面和背面）都有金属线，中间有一个活动层（例如，内存或逻辑）。部分背面金属线可用于为有源设备供电，作为更广泛的BSPDN 的一部分。

图8 显示TDV底部和55nm宽背面金属之间15nm叠加裕量的布局（如2025 VLSI [4]所示）。（TEM1 代表图7 中使用的TEM切口

8   通过直接背面接触和纳米硅通孔实现前后连接

遵循这一愿景，现在层在两侧都有连接，正面和背面金属以无缝方式相互连接。这种从前到后的连接可以通过硅通孔（TSV）在逻辑或存储器标准单元级的粒度上实现。当深入系统层次结构时，需要以更精细的互连间距进行其他前后连接，包括直接背面接触。这种连接方案可用于将先进逻辑器件的源极/ 漏极接触区域直接连接到背面金属，并且正在领先代工厂的逻辑路线图中崭露头角。

从前到后连接技术的发展必须跟上晶圆到晶圆混合键合路线图的进步，以便以平衡的方式在晶圆两侧提供紧密的间距连接（另见图2）。但结合所有这些技术也带来了挑战。在晶圆与晶圆的键合步骤之后，需要越来越多的后处理，包括晶圆减薄（以支持TSV 的制造）和背面金属图案化。在后一步中，最大限度地减少背面光刻失真对于确保背面金属线与TSV 或源极/ 漏极触点之间的紧密覆盖至关重要。

图9 （a-b） 开关域设计的电源传输，电源开关放置在检查板模式中;（c-d）正面和背面 PDN 的电源开关布局（如 2025 VLSI [5] 所示）。（VDDEXT=常亮电源;VDD=开关电源;PS=电源开关

9   底径为20nm的背面介电通孔

在VLSI 2025 上，imec 展示了其nanoTSV（nTSV）路线图的进展，展示了直径小至20 nm、间距为120 nm的背面过孔[4]。直径如此之小的过孔具有尽可能少的标准单元面积的优点，但它们的制造需要极度薄化晶圆以确保可管理的纵横比。

Imec 的路线图提供了多种制作nTSV 的选项，包括过孔优先、过孔中间和过孔后集成。此外，过孔可以用圆形或狭缝形底部制成[7]，以覆盖公差换取面积消耗。

在2025 年VLSI 演示中，过孔是使用过孔优先方法制作的，这意味着在晶圆减薄之前，过孔已经在晶圆正面的浅沟槽隔离（STI）特征内形成图案化。由此产生的介电通孔（TDV，因这些过孔穿过STI 电介质而得名）充满了钼（Mo）。Mo 可以在没有屏障的情况下实现，并且比传统的Cu 或W 金属具有更小的电阻- 有利于面积和性能。

10   以高覆盖精度连接正面和背面

典型测试结构的布局显示，Mo TDV 的55 nm 宽背面金属线和20 nm 宽的圆形底部之间有15 nm 的覆盖余量。在背面金属光刻步骤中，可以使用每次曝光的高阶校正来实现这种叠加规范，以补偿先前晶圆键合和减薄步骤的网格失真。

在前面讨论的所有连接方案中，在混合键合中实现高总覆盖精度以及最大限度地减少背面光刻失真是关键目标，它们既依赖于键合工艺，也依赖于下一代键合设备的能力。

11 BSPDN在常开和开关域设计中的性能和面积优势

BSPDN是未来CMOS 2.0架构的另一个关键特性。使用BSPDN，整个配电网络被移动到晶圆的背面，在那里可以使供电互连变得更大和更低。因此，BSPDN可以显着降低电源电压（或IR）压降。这有助于设计人员保持10% 的裕量，以应对稳压器和有源器件之间发生的不必要的功率损耗。通过将供电网络与信号网络解耦，BSPDN还可以缓解晶圆正面的BEOL拥塞，现在可以更有效地设计用于信号传输。

Imec 在2019 年率先提出了BSPDN 的概念，同时提出了实施BSPDN 的几种方案[8]。一些主要芯片制造商最近在其逻辑路线图中引入了该技术，并计划提供依赖BSPDN 的先进处理器的商业产品。该技术还显示出3D SoC 实现的前景，预计CMOS 2.0 架构也会受益。

12   常开和开关域设计中的BSPDN：与前端实现相比的性能和面积改进

过去，imec 已经证明了BSPDN 可以在块级、高密度和高驱动逻辑用例中带来的PPAC 优势[8]。这些优势已通过针对始终在线用例的设计技术协同优化（DTCO）研究得到证明，这些用例是持续向有源设备输送电源（即全局VDD）的架构。

在VLSI 2025 上，imec 还展示了在开关域设计中实施BSPDN 的好处，在开关域设计中，标准单元块被关闭以进行电源管理[5]。开关域设计是通过本地实现电源开关来实现的：在本地向晶体管分配电源（本地VDD）的器件，并可以在需要时打开和关闭标准单元组。这些设计通常用于功率受限的应用，例如手机。Imec 研究人员比较了在交换域设计中使用BSPDN与传统前端PDN 实现的影响。该研究是通过物理实现采用2 nm 技术的移动计算处理器设计进行的。

与前端PDN开关域设计相比，BSPDN实施提高了性能并减少了面积消耗。使用BSPDN，IR压降可以显着降低（减少122 mV）。这使得BSPDN 设计能够使用更少的电源开关，并且仍然可以管理可接受的IR 压降。与前端PDN 实现相比，电源开关数量减少，占用的核心区域空间更少：使用BSPDN 实现总面积减少22%。

13   结论

随着CMOS 2.0 的推出，一种新的扩展范式将展开，以满足计算应用程序日益多样化的需求。它依赖于功能层的堆叠——每个功能层都使用最合适的技术（节点）进行优化。细粒度背面加工和细间距混合键合是实现这一愿景的关键。由SRAM 分区和功率传输优化驱动的背面技术驱动的晶圆间混合键合的最新进展使CMOS2.0 概念更接近现实，以逻辑和存储器标准单元的粒度提供层到层连接。这些基础技术将使异构性（当前小芯片方法的核心）成为可能，从而为计算系统扩展创造更多选择。